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台积电是否会进入5纳米芯片工艺?5 nm的定义是什么?

文章来源:365bet娱乐送彩金  文章作者:365bet外围网站  发表时间:2019-08-05  浏览次数: 人次

据路透社报道,最近,晶圆铸造领导者台积电表示计划投资250亿美元用于5nm节点技术。
制造的节点也将是采用EUV技术的第二个TSMC工艺节点。
那么TSMC 5 nm应用的主要目的是谁?
要了解5nm应用的主要对象,首先需要了解5nm的定义。
5nm的定义是什么?
从事实中寻找真相,目前关于5 nm定义的事情仍然具有吸引力。
进程节点的命名和定义仍然不明确。
显示三星14nmLPP台积电16nmFF +三星14nmFinFET TSMC 20nm因为制造商在16nm / 14nm规格上的定义不同。
相同的情况可能发生在10 nm和7 nm,但5 nm节点的名称无关紧要。
根据摩尔定律,每个节点的更换将大大减小晶体管的尺寸至其原始零点。
7次或0次。
晶体管密度加倍的8倍。
其次,在5纳米处,需要更有前途的晶体管形状,芯片制造商希望遵循摩尔定律所揭示的传统晶体管规模。
用于确定5 nm节点规范的方法是参考14 nm Intel工艺规范并采用零刻度。
7或0
方法的8倍。
据英特尔报道,英特尔的下一代晶体管结构是纳米线FET。这是一个门被门包围的finFET。
英特尔纳米线FET(有时称为环栅FET)在国际ITRS流程路线图中被定义为5 nm工艺技术。
谁是台积电5nm应用的主要目的?
英特尔报告似乎传达了5纳米有希望的信号。或者在过程图中使用新的晶体管结构。
但是在5纳米处,许多技术挑战造成人们无法预测的高成本。
此外,图案曝光技术对5nm节点来说是一个挑战。对于5nm工艺,使用EUV(紫外光刻)技术的成本很低。
在5纳米的竞争中,台积电表示不会被抛在后面,并表示将投资250亿美元用于5纳米节点技术。风险测试生产将于2019年上半年开始,重点是高性能手机和计算机芯片。
与没有EUV的7nm工艺的第一版相比,5nm节点的密度名义上高达1。
虽然8倍,能耗仅降低20%,速度提高约15%,超低阈值电压(ELTV)技术提高25%。台积电不提供ELTV技术的详细信息。
自加州理工学院CarverMead教授在摩尔定律中汇集摩尔的预测理论已经过去了四十年。近年来,晶体管的尺寸变小,芯片制造的难度逐渐增大,摩尔定律的失败引起了人们的担忧。
但事情已经结束,事情有了一个开始。半导体技术最终面临难以跨越的障碍。到那时,新技术节点将永远不会再出现。
尽管拥有巨大的人才和财务支持,以及新材料,新工艺和新结构的出现,半导体工艺遇到了许多难以理解的困难,但5 nm具有一定的成本优势性是必要的。达到5纳米并没有多大意义


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